TESDA攜手工研院 合作次世代AI SoC研發計畫

台灣電子系統設計自動化 (TESDA) 今 (20) 日與工研院共同宣佈，進行次世代 AI SoC 研發計畫，TESDA 自主研發的 EDA 工具獲工研院授權導入 AI SoC 晶片架構，可大幅縮短開發 AI SoC 所需的設計驗證與架構優化時間。

TESDA 位於工研院新竹創業育成中心的設計自動化新創公司 (EDA Startup)，專注解決 SoC 設計驗證 (Design Verification) 與架構優化 (Architecture Optimization) 問題。

此次雙方合作，以工研院研發的 AI SoC 為載具，共同開發次世代人工智慧晶片，TESDA 設計自動化技術可在系統設計初期，協助系統架構設計師大幅縮短完成 SoC 設計驗證與架構優化等目標所需時間。

半導體產業在摩爾定律的推動下蓬勃發展了 50 年，但因先進製程越來越昂貴，導致晶片設計與製造成本大幅增加，讓摩爾定律幾乎走到極限，電子產品與 IC 設計廠商再也無法像過去一樣，依靠製程演進就能取得半導體晶片效能、功耗與成本優勢。

為了持續增進電子系統的效能、功耗、成本等表現，未來電子系統設計趨勢必然會走向軟硬體協同設計 (SW-HW Codesign)，晶片本身也會朝向異質整合 (Heterogeneous Integration)、小晶片整合 (Chiplet Integration)、特殊應用系統晶片 (Domain Specific SoC, DSSoC) 等方向發展。

這些嶄新的半導體晶片技術，將大幅增加電子系統設計驗證與架構優化的複雜度與困難度，需要投入更多的人力以及時間才能完成。

不過，在有限的專案資源內，若驗證效率不佳，以致無法完成全部設計驗證工作，將大幅增加專案失敗的風險。沒有得到足夠的驗證資料，更是無法對 SoC 進行分析與架構優化。

因此，TESDA 認為，自動化拉高驗證工作的抽象層級，將測試計劃 (Test Plan) 與測試案例 (Test Cases) 產生方式常規化，是提高驗證效率的主要解決辦法。

TESDA 執行長陳紀綱表示，TESDA 將繼續深化系統層級的 SoC 設計驗證與架構優化技術，持續專注這方面的創新，希望將設計流程與工具更爲普及化，讓更多的 SoC 設計驗證與架構優化團隊可以利用。

工研院自主研發的 AI SoC 對深度學習加速器 (DLA) 的乘加器與記憶體陣列進行優化，大幅降低了 AI SoC 對記憶體系統的存取次數，對主記憶體以批次、非隨機存取、達到存取量最小化目的，進而達到高效能與低功耗雙重目標。

工研院 AI SoC 系統也有完整的開發工具，可提供位元精準 (Bit-True) 的模型驗證，使 AI 準確度於軟體框架與硬體執行具備一致性，幫助釐清神經網路從訓練到使用的任何數值差異。這套完整的 AI SoC 方案已完成 Silicon-Proven，在 40 奈米製程之平均能源效率比在 3 TOPs/W 以上。