〈世芯股東會〉ASIC 進入2奈米後接案門檻更高 中小型同業難進入

ASIC 業者世芯 - KY(3661-TW) 今 (30) 日召開股東會，總經理沈翔霖表示，現階段 ASIC 接案門檻越來越高，不僅要有設計人力、營運能力還要有資金需求，且進入 2 奈米後，也看到 3D Chiplet 架構將帶動多晶粒 (Multi-die) 設計，單案金額會越來越高，中小型同業難以進入。

沈翔霖說， 5 奈米、3 奈米案件目前設計仍以同質 (Homogeneous) 的 CoWoS 封裝為主，但進入 2 奈米後，已看到 3D Chiplet 的設計架構，進行 SoIC 的異質 (Heterogeneous) 封裝整合。

沈翔霖預期，未來 2 奈米案件不同的 Die 會採用不同製程，如主攻運算的 Compute Die 會採用 2 奈米，其他 IO die、SRAM 到 HBM bottom die 則採用不同製程，等同一個設計需要很多個 Tape out，設計門檻會越來越高，真正做得起的公司會越來越少。

針對 CoWoS 產能，沈翔霖說，產能取得狀況有越來越好，尤其公司代表的客戶是數一數二多，有一定產能談判的優勢。

針對第三個大型客戶何時貢獻，沈翔霖說，從接洽新客戶跟產生營收會有一段時間落差，且現階段 3 奈米、2 奈米案件設計時程至少一年，設計門檻越來越高，如設計人力、運營能力以及資金需求，強調支持大客戶需要更多資源，是中小型同業難以進入的關鍵。