鉅亨網記者彭昱文 台北
隨著 AI 浪潮引爆高速運算晶片需求，但目前封裝技術來看，一邊是解析度可達 0.2μm 至 2μm 的高階晶圓級封裝，另一邊則是 20μm 至 50μm 的傳統 PCB 封裝，兩者之間在 2μm 至 10μm 解析度的中高階市場，正存在著龐大的產能缺口。
而扇出型面板級封裝（Fan-Out Panel Level Packaging, FOPLP）正是填補這塊空白的關鍵技術，面板大廠群創 (3481-TW) 也憑藉過去在方形玻璃基板累積的深厚技術搶灘布局，並可望在台積電 (2330-TW)(TSM-US) 下一代先進封裝生態系中扮演重要角色。
本文重點摘要：
對半導體封裝而言，相較於傳統晶圓的圓形限制，面板產線最大的優勢在於「方形面積」，方形玻璃基板的面積利用率高達 95%。群創發展 FOPLP 的起點可追溯至 2019 年 9 月與工研院合作，以大尺寸 G3.5 FOPLP 玻璃基板（620×750mm）開發具備細線寬的中高階半導體封裝，可使用面積拉高至 12 吋傳統半導體晶圓的 6 到 7 倍。
更重要的是，群創利用 3.5 代面板產線進行轉型，不僅能沿用 70% 以上既有的面板設備，大幅節省資本支出，透過與工研院共同克服了大面積面板的翹曲難題，也有效降低封裝製程中的破片與耗損，並導入電鍍模擬技術加速建置設備、縮短製程參數調整，在發展初期就展現了極強的成本競爭力。
經過多年布局，群創自 2025 年開始正式進行 Chip-first（晶片先裝）的封裝出貨，在 PMIC（電源管理 IC）與 RF（射頻 IC）等成熟製程上實現量產，初期每月出貨量為 400 萬顆。步入 2026 年後，單月出貨量跳升至 10 倍，來到每月 4,000 萬顆。
針對市場高度期待、難度更高的高階細線寬 RDL（重佈線層）與更長期的 TGV（玻璃穿孔）技術進度，群創董事長洪進揚在 2026 年第一季法說上宣示，目標是在 2 年內達成商業化與放量目標，屆時將為跨入高階半導體供應鏈注入更強大的營運成長動能。
目前台積電在下一代先進封裝布局上正加速發展 CoPoS (Chip-on-Panel-on-Substrate) 技術，將封裝製程的承載架構從傳統 12 吋圓形晶圓延伸至大面積方形面板或有機載板等。市場普遍預期最快 2027 年進入試產、2028 年後逐步量產，並在 2030 年後朝 Glass Core Substrate（玻璃核心基板）方向發展。在台積電由「圓」轉「方」的關鍵轉折期，也是布局 FOPLP 多年的群創展現價值的時刻。
首先是核心技術的經驗輸出。台積電推進 CoPoS 製程，意味著半導體界必須開始處理大尺寸方形基板，而面板廠多年來積累的「大尺寸方形玻璃搬送、精準對位、均勻沉積」等核心知識與製程 know-how，正是半導體晶圓廠與傳統 OSAT（委外封測）廠相對缺乏的經驗，讓群創在生態系中具備重要價值。
其次則是邁向 TGV 核心加工技術的跳板，群創在 620×750mm 方形玻璃上累積的微細線路與封裝經驗，是未來向 TGV 等核心基板加工技術邁進的重要基石。當先進封裝逐步走向玻璃核心基板時，群創透過目前在成熟製程打下的基礎，加上未來 2 年內衝刺 RDL 與 TGV 放量的時程規劃，等於提前拿到了下一世代高階封裝的入場券。
觀察台灣半導體供應鏈的演進，群創與一線半導體大廠、OSAT 廠之間，存在著清晰的差異化與互補空間。群創利用自身面板大面積技術強項，垂直整合切入封裝供應鏈，不僅提高台灣先進面板級 IC 封裝製程技術的關鍵材料自主化，也為舊面板產線締造翻倍的科技新價值。
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