〈工業技術資訊月刊〉半導體功耗改善減緩應有解

摩爾定律已走到盡頭？

4 月登場的「超大型積體電路國際研討會」（VLSI-TSA/DAT）是全球半導體產業年度盛事，首場專題演講邀請到美國 IBM 華生研究中心研究員沙希迪（Ghavam Shahidi）以「功耗改善減緩，摩爾定律是否已走到盡頭？」為題，談半導體最新製程面臨功率改善放緩的問題，並提出建議的解決之道。 

1965 年提出的摩爾定律（Moore"s Law）引領半導體發展超過半世紀，是指晶片上可容納的電晶體數目，約每隔 18 個月便會增加一倍，性能也將提升一倍，但近年的互補式金屬氧化物半導體（CMOS）先進製程中，最新幾代奈米節點的功耗改善程度，已出現明顯的放緩，這不禁讓人憂心，摩爾定律是否即將走到盡頭？ 

製程推進　唯功耗降低才能提高效能

半導體的主流製程 CMOS，多年來每推進到一個新的奈米節點，最大的兩個效益就是：面積可縮小 30%、功耗明顯改善。以後者來看，在特定頻率下，晶片功耗的降低（每次操作的耗能）是一項重要指標，因為惟有晶片的整體耗能改善，才有機會提升晶片性能，例如：可在晶片的下一代設計中，內建更多核心或新增更多功能。 

綜觀半導體奈米節點的歷史數據，早期每一代的奈米製程進化，其功耗與上一代相較，改善的幅度都很大。以 Sony 遊戲主機 Playsation 2 所採用的 250 奈米晶片為例，整體晶片的耗能為 23 瓦，演進了 3 個世代後，來到 90 奈米節點，功耗僅須 0.5 瓦，等於每一個奈米世代較前一代平均節能 72% 以上。 

14 奈米製程　節能幅度大不如前

然而，在近年幾個製程中，節能幅度大不如前。以英特爾的 Core i7 做為測試標的，第一代 Core i7 採 45 奈米製程，第二代 Core i7 採 32 奈米製程，兩代之間僅實現了 32% 到 50% 的能耗下降。 

接下來 Core i7 在 2012 年進入了 22 奈米製程，能耗只比 32 奈米下降了 20% 至 27%。2014 年，英特爾又陸續發表採用 14 奈米的 Broadwell 及 Skylake（分別是第五、第六代的 Core i7），結果它與前一代的 22 奈米相較，功耗僅下降 0% 至 25%，節能幅度創下最低紀錄。直到 2017 年推出採 14++ 奈米製程的 Core i7 晶片，節能幅度才增至 20% 到 33%。 

觀察 Core i7 從 45 奈米到 14 奈米的節能數據可以看出，雖然每一代製程，晶片的面積愈縮愈小，但能夠達到的能耗縮減幅度卻愈來愈小，尤其在 14 奈米初期最為明顯。近 2 年進入更先進的 10 奈米製程，也有類似狀況，例如英特爾在 2018 年 5 月推出第一個採用 10 奈米製程的 Core i3，其功耗表現跟 14 奈米製程類似：亦即並未看到功耗大幅降低。 

挑戰極限　可考慮不同半導體架構

這個是否代表摩爾定律已逼近極限？如果晶片在每個新世代的製程無法達到明顯的功耗下降，確實會導致晶片效能出現瓶頸，因為晶片能否置入更多核心，能否新增更多功能，都與能耗息息相關。 

展望未來，若要改善功耗，關鍵之一在於必須將半導體元件的電容降低。我認為，不論是業界目前初邁入的 7 奈米，甚或是未來更先進的奈米製程，也要準備好 3 種不同架構的選項來改善功耗：一是繼續採行鰭式場效電晶體（FinFET）架構，設法將 FET 的閘極高度降低。FinFET 架構雖蔚為主流，卻因閘極底部不導電及閘極過高，造成寄生電容產生，若能解決此一問題，應可見到功耗的改善。二是轉向奈米線（Nano-wires）或垂直式 FET（Vertical FET）等 3D 架構，以降低寄生電容和電阻；三是將平面式（Planar）架構納入考量，例如 SOI（絕緣層上矽晶體）的原理是在矽晶體之間，加入絕緣體物質，可使寄生電容減少。 

我想大家都很期待，在未來幾個更先進的奈米製程，能回復到早期奈米節點功耗大幅降低的景況，這對下世代高效能微處理器來說尤其重要。 

轉載自《工業技術與資訊》月刊第 329 期 2019 年 05 月號，未經授權不得轉載。